（原标题：大芯片的救星：异构集成）
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2022 年， ChatGPT 的推出激励了东说念主工智能 (AI) 和高性能筹画 (HPC) 应用的指数级增长，使东说念主工智能对平常生涯越来越紧迫。大型东说念主工智能模子擅所长理复杂任务，但它们需要大型检修数据集和大型筹画系统。这些大型筹画责任负载导致芯片尺寸更大、功率密度更高，使得遐想节能架构变得愈加辛劳。关联词，即使传统的扩展速率放慢，对筹画的需求仍在陆续增长。
因此，芯片的异构集成 (HI) 关于杀青高系统朦拢量（每秒万亿次操作或 TOPS）和动力收尾（TOPS/W）以知足胁制增长的筹画需求至关紧迫。通过将片上系统 (SoC) 拆分为多个Chiplet并将它们集成到单个封装中，不错权贵擢升系统的遐想纯真性、功能性、带宽、朦拢量和蔓延。这不错通过横向、垂直甚而双向拉近Chiplet来杀青，从而允许在单个封装中集成更多内存或逻辑。此外，减小die的尺寸并在封装前现实已知细腻芯片 (KGD：known good die) 测试不错杀青对芯片性能的更高水平的律例，从而擢升良率并裁汰总体本钱。
HI 是杀青专用于检修大型生成式 AI 模子的高性能系统的潜在惩处有研究。通过将高带宽内存 (HBM)、中央处理器 (CPU) 和图形处理单位 (GPU) 等芯片集成到一个封装中，朦拢量、蔓延和能效得回权贵擢升，并克服了传统 2D 单片芯片遐想的局限性。
如今，Nvidia、Intel 和 AMD 等半导体公司已在我方的家具中诓骗 HI 时期来运行及时生成式 AI 模子并检修具稀有十亿个参数的 LLM（大型谈话模子）。在这篇批驳中，咱们最先先容现时和新兴的 HI 时期，并沟通它们的上风和现时的局限性。然后，咱们探员了 Cerebras、Nvidia、AMD、Intel 和 Tesla 等半导体公司最近为高筹画 AI 责任负载遐想的 HI 架构的营业部署。
终末，咱们还回来了玻璃芯封装的最新进展，并评估了它们的优点和局限性。
异构集成时期确现时趋势
将 SoC 辞别为Chiplet的主要动机是擢升系统功能并裁汰制形本钱。为了擢升这些基于Chiplet的系统的性能，多芯片 HI 架构出现了多项翻新。咱们把柄 IEEE 电子封装协会 (EPS) 异构集成道路图的界说，将multi-die 架构分为 2D、2.5D 或 3D，并在图 1 中提供空洞。表 1 回来了现时的异构集成时期。
A
多芯片模块架构
多芯片模块 (MCM：Multi-chip-Modules) 是最早的多芯片 2D 架构之一，其中芯片横向放手在有机基板上，以减少导线长度并增加封装带宽，从而擢升系统性能和遐想纯真性。这是最简便的集成时期之一，关联词，由于使用传统的有机基板和基于粗焊料的键合时期，MCM 的互连密度可能会受到抛弃。这些基于焊料的互连（举例 C4 凸块）很难缩小到更细的间距，因为相邻的互连在键合过程中会短路，从而抛弃了系统性能。关于大型 AI 系统，需要低蔓延和高效的内存探听，关联词，由于互连有限，将 MCM 扩展到更大的系统很辛劳，这可能会成为瓶颈。
B
中介层架构
这些挑战导致了 2.5D 架构的出现，这种架构诓骗玻璃、硅中介层或局部硅桥等基板来擢升横向互连密度。细间距微凸块和硅通孔 (TSV) 时期不错擢升堆叠在玻璃或硅中介层上的芯片的互连密度。
关联词，跟着筹画需求的增长，将中介层扩展到大范畴 AI 系统的本钱可能很高。
因此，基于桥的架构（举例英特尔的镶嵌式多芯片互连桥 (EMIB)）诓骗镶嵌在封装基板中的局部硅和多个布线层来杀青更细的布线间距。芯片间信号位于局部硅桥中，电源/接地互连和其他信号位于有机封装中，从而排斥了对 TSV 的需求并简化了拼装过程。
与 EMIB 雷同，高架扇出桥 (EFB：elevated fanout bridge) 使用局部硅桥来增加芯片间互连密度，桥位于封装基板上方 。这种门径不错进一步裁汰拼装本钱和复杂性。与 3D HI 比拟，基于桥的时期具有更高的遐想功能性、更低的遐想复杂性和更简便的热管制，因此有望用于大范畴 AI 系统，关联词，传统的互连时期（如微凸块）可能会抛弃其系统性能。这导致了新的键合时期（如铜对铜键合）成为克服这一抛弃的潜在惩处有研究。
C
晶圆级封装
晶圆级封装 (WLP：Wafer-Level Packaging) 时期关于基于先进芯片的架构具有紧迫真谛，因为它们不错杀青高互连密度、减少互连蔓延和增加带宽。通过扇出芯片 I/O 信号，而不是使用传统互连（举例引线键合或 C4 凸块），不错杀青高集成密度，从而使 WLP 适用于高性能系统。在传统的 WLP 中，KGD 被封装在环氧模塑料 (EMC：epoxy mold compound) 中以形成重构晶圆。
关联词，由于 EMC 和芯片之间的热扩张所有 (CTE) 不匹配，EMC 可能导致制造问题，从而导致翘曲和芯片移位/错位，况兼材料的低热导率使高功率系统的功率耗散变得辛劳。因此，依然建议了替代材料来镶嵌/封装芯片。
D
3D 架构
3D HI 时期是一种很有出路的门径，不错知足 AI 系统的筹画需求。使用 TSV 和细间距互连时期（举例微凸块或夹杂键合），3D 堆叠不错杀青高带宽和低蔓延系统。好多半导体公司齐设备了我方的 3D 架构，包括英特尔的 Foveros 、三星的 X-Cube和 AMD 的 3D V-Cache 家具，该家具使用台积电的集成芯片系统 (SoIC) 时期。SoIC 时期将 SoC 辞别为多个芯片，这些芯片不错重新集成到各式 3D 成就中。这允许纯真地集成不同时期节点、
材料和芯片尺寸的无源和有源芯片（见图 2），以扶助最初 20 Tbps 的内存带宽。
与传统的 3D IC 微凸块比拟，夹杂键合的键合密度大幅擢升了 16 倍，并裁汰了 IR 降等电寄收效应，裁汰了每位的能耗。除了更精粹的互连间距外，SoIC 时期还具有更高的金属布线密度和更薄的键合层，不错擢升热性能。关联词，该时期濒临着与传统 3D IC 雷同的挑战。由于严格的名义清洁度和化学机械抛光 (CMP) 条款，缩小夹杂键合间距变得越来越辛劳。
值得堤防的是，3D 系统辖宽由堆栈总额和底部芯片的大小决定。天然增加 3D 堆栈中的芯片数目关于增加内存带宽或筹画智商是可取的，但拼装复杂性和本钱可能会权贵增加。此外，散热和机械清晰性变得愈加辛劳。液体冷却已被提议当作一种有助于散热的潜在惩处有研究 ，关联词，这一领域超出了本文的沟通范围。
最近，使用 WLP 时期的其他 3D 架构也出现了。M.-J. Li 等东说念主建议了一种晶圆级芯片重构时期，称为三维集成芯片封装 (3D-ICE)，其中多个芯片封装在低温 SiO2中以形成重构 SiO2 层，如图 3 所示 。然后不错对该SiO2层进行后处理以杀青高密度 3D HI。相通，英特尔建议了准单片芯片 (QMC：quasi-monolithic chip) 当作一种新的 3D HI 架构，其中芯片也封装在超厚二氧化硅层中。SiO当作封装材料具有多种上风。由于其低损耗特色，它不错促进高速信号传输，况兼由于不需要固化，因此基本上不存在芯片移位或错位，况兼它与现存的CMOS制造工艺兼容，从而磨蹭了封装处理和栽培处理之间的界限。
尽管SiO2具有出色的电气性能，但该材料的热导率较低，这可能导致热性能欠安。因此，A. Victor 等东说念主建议了一种带有集成散热器的芯片重组工艺。30 μm 厚的无源芯片被封装在 15 μm 厚的 ICP-PECVD SiO2中 。蚀刻掉千里积在芯片顶部的氧化物，然后在芯片上电镀 36 μm 的铜。单片铜散热器有助于裁汰芯片层的最高结温，从而惩处了大大宗 FOWLP 惩处有研究所濒临的电气和热性能量度问题。
东说念主工智能的异构集成趋势
A
HI 家具确现时方式
东说念主工智能的快速发展鞭策了 HI 架构的多种营业部署，这些架构挑升用于加快最大的东说念主工智能责任负载。在本节中，咱们探员了最近敷陈的行业家具，并在表 2 中回来了它们的规格。
2024 年，Cerebras 推出了 WSE-3，这是一款晶圆级东说念主工智能加快器，速率是 WSE-2 的两倍，旨在检修比 GPT-4 和 Claude 大 10 倍的模子。真谛的是，Cerebras 使用传统的栽培缩放和晶圆级集成来杰出摩尔定律。借助台积电的 5 纳米时期，在单个晶圆上制造了四万亿个晶体管，芯片尺寸约为 GPU 的 57 倍。关联词，筹画和内存组件是分离的，以杀青内存容量扩展，因此单个 WSE-3 系统大约比由 10,000 个 GPU 构成的集群更高效地存储和检修具有 24 万亿个参数的模子。
比拟 Cerebras，其他半导体公司正在使用先进的封装时期来遐想大范畴 AI 系统。Nvidia 告示推出 GB200 Grace Blackwell 芯片，该芯片由两个 Blackwell GPU 和一个 Grace CPU 构成。该芯片专为具有最初 10 万亿个参数和 384 GB 片外内存的大型谈话模子而遐想，栽培总功率为 2700 W。为杀青这一研究，Nvidia 使用了台积电的晶圆上芯片基板 (CoWoS)-L 封装时期。该封装时期使用局部硅互连 (LSI) 芯片和重构中介层来杀青大集成面积、带宽和低蔓延的高性能系统。
AMD 在其 MI300X 封装中接纳了小芯片门径，并蚁集了中介层时期和 3D 堆叠，以杀青高性能和内存带宽。MI300X 由多个 GPU 小芯片、I/O 芯片和 192 GB 高带宽内存 (HBM) 构成，总栽培功率为 750 W。CPU 复合芯片 (CCD) 和加快器复合芯片 (XCD) 以 3D 面孔堆叠在 I/O 芯片 (IOD) 上，以杀青低信号蔓延。终末，使用大型硅中介层集成 3D 堆栈和高带宽内存 (HBM) 芯片，以杀青高性能系统 。
英特尔的 Gaudi-3 加快器家具诓骗其镶嵌式桥接芯倏得期将两个英特尔筹画芯片与 128 GB HBM 集成在沿途，以增宽阔范畴 AI 系统。与其他基于桥接的中介层时期雷同，EMIB 允许英特尔擢升遐想功能并裁汰拼装本钱。天然 Gaudi-3 加快器不如 Nvidia 的 H100 宽阔，但它是一款经济高效的高性能系统。
终末，特斯拉凭借 Dojo 干与了 AI 商场，这是一款针对大型神经网罗检修进行了优化的芯片。
Dojo 的总栽培功率为 400 W，比竞争敌手低得多，专为驾驶情况的及时数据处理而遐想。特斯拉正在使用台积电的集成扇出晶圆系统 (InFo-SoW) 时期杀青高密度、低蔓延系统。
总之，跟着东说念主工智能模子的范畴和复杂性胁制增长，时期依然转向 HI 和新兴 HI 时期。
B
芯片辗转口和通讯公约
跟着单个系统中芯片数目的增加，芯片间 (D2D) 接口关于各个组件之间的数据出动变得越来越紧迫。AMD 的 Infinity Fabric和英特尔的高档接口总线 (AIB) 是 D2D 接口，用于其 AI 加快器家具中，以最大限制地减少蔓延并最大化带宽。
关联词，跟着系统变得越来越各样化，芯片由不同的供应商提供，通用芯片互连 Express (UCIe) 公约已开动成为通用行业步调 。步调 D2D 公约关于遐想纯真性和可扩展性至关紧迫，尤其是关于大范畴 AI 和 HPC 系统以及网罗系统。图 4 披露了异构筹画的不同步调公约的摘抄。
玻璃封装
A
玻璃芯基板封装的出现
AI 应用往往需要更大的中介层和罕见高密度的互连以杀青高带宽。这些严格的条款加上可靠性和性能，条款设备和实施先进的封装时期来构建大型封装。
跟着对适用于 AI 和 HPC 应用的更先进封装时期的需求，诓骗玻璃当作中枢基板因其繁多上风而最近引起了极大存眷 。英特尔最近展示了他们的第一款玻璃基板测试芯片，并告示了他们朝着玻璃封装发展的轨迹，以知足对更宽阔筹画的需求。（图 5（a））韩国 SKC 的子公司 Absolics Inc. 也已开动准备小批量制造（SVM）其玻璃基板（图 5（b）），旨在以亚马逊、Meta 和微软等超大范畴企业为潜在客户。
B
玻璃芯封装的上风
基于玻璃的中介层通过擢升信号完好性、扶助高密度互连、集成光通讯、优化热管制以及确保可靠性和可扩展性，增强了用于 AI 应用的半导体封装的带宽智商。这些特色使玻璃中介层成为杀青高性能筹画和杀青高档 AI 功能的紧迫组件。玻璃名义光滑/名义神圣度极低，不错杀青细线和空间的缩放，这关于杀青罕见高密度的互连至关紧迫。
此外，玻璃由 Si-O 键构成的名义结构有助于粘附各式团聚物材料，用作介电树脂和感光树脂。将玻璃的低介电常数与多层中介层结构的低介电常数累积层相蚁集，不错显然裁汰系统的蔓延。这一特色在最小化信号传播蔓延和减少相邻互连之间的串扰方面起着至关紧迫的作用，尤其有益于高速电子栽培和共封装光学器件。
此外，玻璃基板裁汰了互连之间的电容，从而杀青了更快的信号传输并擢升了举座系统性能。在数据中心、电信和高性能筹画等速率至关紧迫的要道应用中，接纳玻璃基板不错大大擢升系统收尾并增加数据朦拢量。
此外，玻璃的低介电常数还扶助超卓的阻抗律例，这关于保抓扫数这个词电路的信号完好性至关紧迫。这一特色在射频应用中尤其有益，因为精准的阻抗匹配关于优化功率传输和最大限制地减少信号失掉至关紧迫。玻璃基板确保扫数这个词基板名义的电气特色一致，从而大约遐想和分娩具有更高可靠性和性能的高频电路。
此外，与有机封装比拟，玻璃具有出色的尺寸清晰性，有助于擢升层间精度，这是在多层玻璃中介层中杀青罕见高的互连密度的要道。这不仅有助于减小焊盘尺寸，还有助于将细线和走线缩小到<1μm，从而增增加层中介层中每个再散播层中的IO数目。此外，玻璃基板的热扩张所有（CTE）在3-12 ppm /?C范围内。这不错削弱玻璃与硅（CTE=3 ppm/?C）芯片以及玻璃与印刷清亮板（CTE=17 ppm/?C）之间的 CTE 不匹配问题。
大约构造玻璃是封装和中介层应用玻璃芯基板的另一个上风。
玻璃构造不错所以下任何一种类型：(a) 玻璃通孔 (TGV：Through Glass Vias)，(b) 盲玻璃腔 (BGC：Blind Glass Cavities)，或 (c) 玻璃腔 (TGC：Through Glass Cavities)。TGV 不错通过激光指挥深蚀刻 (LIDE：Laser Induced Deep Etching) 形成，最先对玻璃进行局部激光修改，然后进行湿化学蚀刻工艺，以最大限制地减少制造过程中微裂纹的积蓄。BGC 和 TGC 不错通过激光加工浮松形成，必要时不错进行湿蚀刻工艺。BGC 和 TGC 关于将芯片镶嵌 BGC 和 TGC 罕见紧迫，这被称为玻璃面板镶嵌 (GPE)。制造所需尺寸的腔体，并使用精度为几微米的自动芯片拾取和放手器具将芯片放入这些腔体中。GPE 工艺罕见合适异构集成，其中不同尺寸和功能的芯片（包括电容器和磁电感器等无源元件）内置在封装中。在这种门径中，电容器和电感器保抓在围聚电力运送/IVR 等应用所需的位置。图 6 披露了 GPE 中使用的典型工艺进程。
诓骗先进的 GPE 工艺，不错浮松地将热惩处有研究集成到封装中以排斥热量。举例，关于带有 TGC 的 GPE，不错将隔热材料和散热器附着到玻璃基板的后面。关于 BGC，不错在减薄/研磨基板后加入散热器来排斥热量。GPE 架构不错浮松地从 2.5D 架构调遣为包括 3D 集成，其中不错使用以下门径之一：
(a)举例，不错将逻辑芯片与玻璃芯顶部和底部的 RDL 沿途镶嵌玻璃腔中，然后在顶部拼装存储器芯片以生成具有短互连距离和小得多的外形尺寸的 3D 结构，从而显然裁汰封装的高度；
(b)无源芯片不错镶嵌结构化玻璃中，况兼不错通过倒装芯片工艺在玻璃封装结构上拼装多个芯片 ；
(c) 此外，GPE 杀青了共封装光学器件等先进封装观点，其中不错将电子芯片镶嵌玻璃腔体（芯片后面接纳上述散热惩处有研究），并在封装顶部拼装光子芯片 (PIC)。通过将 PIC 装配在顶部，不错浮松地从顶部装配光纤耦合器以及任何所需的散热惩处有研究。
终末，除了各式优厚的性能外，玻璃对封装中基板体式的抛弃更少。天然硅只可在圆形晶圆中加工，但玻璃不错杀青面板工艺，从而裁汰本钱。举例，300 毫米晶圆可容纳 2,500 个 6 毫米 x 6 毫米尺寸的封装，而 600 毫米 x 600 毫米面板可容纳 12,000 个封装。
C
当今玻璃的抛弃
玻璃基板固有的易碎性带来了紧要挑战，尤其是当行业接纳更薄的基板来知足对更高栽培集成度和性能的需求时。薄玻璃板巧合薄至 100μm 或更薄，在处理和制造过程中很是容易损坏。这种在压力下开裂或幻灭的风险突显了挑升栽培和定制工艺的必要性，这些工艺旨在安全地处理这种材料。
除了处理辛劳除外，玻璃还贯通出相对较低的散热性。尽管玻璃比有机层压板导热性更好，但与硅比拟，玻璃的导热性较差。为了克服与玻璃导热性低关联的抛弃，依然解说了将铜结构（举例通孔封装通孔 (TPV)、铜块和重散播层 (RDL) 中的铜迹线）蚁集到玻璃基板中的门径 107。此外，用于镶嵌式和基于基板的封装的下一代热界面材料 (TIM) 也正在积极设备中，重心是裁汰热界面电阻，以杀青芯片的最大热传递。
致谢
本文作家包括来自佐治亚理工学院的MADISON MANLEY, ASHITA VICTOR, HYUNGGYU PARK, ANKIT KAUL,MOHANALINGAM KATHAPERUMAL, AND MUHANNAD S. BAKIR，特此感谢。
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