（原标题：1+1>2：复旦大学团队“硅基-二维”异质镶嵌式DRAM，创举二维半导体应用新篇章）
二维半导体手脚一种原子级厚度的新式半导体材料，比年来引起了半导体学术界和工业界的鄙俚热心。近日，复旦大学微电子学院的周鹏闇练，包文中商榷员，与信息科学与工程学院的万景商榷员，协作研发了一种翻新的“硅基-二维”异质集成eDRAM（Si-MoS? eDRAM）时候。该时候充分足下了二维半导体沟谈的超低裸露电流上风，并聚积了纯熟的硅基SOI工艺，残害了传统增益单位eDRAM的存储时刻过短的瓶颈，并进一步经受三维异质叠层工艺，竣事了集成密度的发轫式提高。
该时候后果的著作发表在2024年11月的Nature Communications期刊上，并受到天下鄙俚热心。在这里，咱们把此使命正式解读，供天下参考。
序论
当代野心计架构的一个显赫特征是深度内存层级。为了减轻高速处理单位（如CPU和GPU）与相对较慢的主存储器（动态随即存取存储器，DRAM）之间的性能差距，每每在处理单位与DRAM之间插入缓存内存，从而镌汰数据捕快时刻并减少延伸。在高性能野心计系统中，缓存内存的容量越来越大。传统使用六晶体管静态随即存取存储器（6T-SRAM）的缓存具有与逻辑工艺的精湛兼容性，但其集成密度低且功耗较高。为了竣事大容量缓存，工业界和学术界王人在积极确立新时候。举例，AMD确立了3D V-Cache时候，通过堆叠SRAM芯片竣事大容量的三级缓存；而Intel、TSMC、三星和IBM则将镶嵌式DRAM（eDRAM）引入到三级和四级缓存中，其一晶体管一电容（1T1C）结构相较于SRAM具有更高的集成密度和更低的功耗。尽管1T1C eDRAM的集成密度较高，但其电荷分享操作和对很是电容的需求截止了电压缩放。此外，1T1C结构具有残害性读取本性，且电容制造工艺复杂。
为了措置这些问题，增益单位eDRAM（GC-eDRAM）成为一种新的结构礼聘，它聚积了两到四个晶体管以竣事读取、写入和随即捕快功能。GC-eDRAM透彻兼容CMOS逻辑工艺，其集成密度高于6T-SRAM。但是，GC-eDRAM的数据径直存储在存储晶体管的栅极电容中，跟着晶体管尺寸减轻，存储电容减少，同期写入晶体管的关断电流由于短沟谈效应（SCEs）而增多，从而显赫镌汰了数据保握时刻。在先进工艺节点中，GC-eDRAM因保握时刻短而难以应用。为了延长数据保握时刻，商榷标明宽带隙半导体（如无定形氧化物半导体，AOS）手脚沟谈材料具有较大后劲。跟着带隙增大，晶体管的关断电流呈指数着落，是以显赫提高了数据保握时刻。但是，AOS材料的搬动率较低，导致晶体管的开启电流着落，从而减小感应裕度。尽管诸如氧等离子体退火、减小沟谈宽度、超薄膜沟谈以及双栅或三栅静电适度等方法不错优化性能，但这些方法每每需要很是的加工局面，从而增多了工艺复杂度并镌汰了空间圭臬均一性。
靠近以上挑战，复旦大学团队忽视了一种交融纯熟硅基工艺和新式二维原子晶体MoS?，并阐扬各自上风的GC-eDRAM结构，以克服数据保握时刻短的问题，并进一步提高GC-eDRAM的集成密度。手脚最鄙俚商榷的二维半导体材料材料，MoS?具有好多上风，如原子级厚度、适中的带隙、超低关态电流以及日益纯熟的晶圆级材料生万古候。此外，MoS?与纯熟硅时候的集成还展现出低热预算和易堆叠等特色，相较于硅基三维集成时候，这种方法在高密度、易加工性以及多功能性方面更具上风。在本商榷中，通事后端工艺（BEOL）将晶圆级MoS?可控升沉到硅晶圆上进行集成，得胜将三个原子级厚度的二维半导体MoS?集成到硅SOI电路中，确立了一种由两晶体管构成的异质GC-eDRAM（2T-eDRAM）结构，其中MoS?被用作写入晶体管的沟谈材料，并阐扬出接近表面极限的亚阈值斜率。由于其原子级厚度和相对宽的带隙，MoS?晶体管即使在2纳米节点以下也大致显赫阻挠短沟谈效应（如漏致势垒镌汰和带间隧穿引起的栅指导漏极清晰）。因此，MoS?晶体管的关断电流显赫低于硅晶体管，有助于延长eDRAM的保握时刻。而数据存储和读取仍然基于传统的硅晶体管，以得到高运转电流，从而提高感应裕度并确保硅CMOS工艺的精湛兼容性。
成绩于两种材料的上风，异质Si-MoS? eDRAM的数据涌现保握时刻可达6000秒，感应裕度高达35 μA/μm，与同期制造的纯Si和纯MoS? eDRAM比较，分歧提高了1000倍和100倍。此外，该器件的捕快时刻可降至5纳秒，透彻知足高层缓存应用的需求。而通过CMOS兼容的BEOL工艺也得胜演示了3D堆叠结构的Si-MoS? eDRAM，其集成密度大幅提高。总而言之，这项商榷后果展示出了令东谈主豪放的超长保握时刻、高感应裕度、快速捕快速率、CMOS兼容性和高集成密度的多方面上风，畴昔极具工程应用后劲和价值，也有望校正派容量缓存时候，从而残害当代高性能野心计系统的瓶颈。
以下为论文先容：
1. 异质Si-MoS? 2T-eDRAM的结构和表征
图1. Si-MoS2 2T-eDRAM的暗示图和表征。
图1(a)展示了Si-MoS? 2T-eDRAM的三维结构想象，该器件使用绝缘体上硅（SOI）衬底，硅晶体管和MoS?晶体管分歧用于读取和写入数据。这两个晶体管均为n型并将MoS?摒弃在埋氧化物层（BOX）之上。图1(b)为该结构的等效电路图，MoS?晶体管用于写入操作，而硅晶体管用于读取操作。写入晶体管的源极与读取晶体管的栅极贯穿，足下读取晶体管的栅电容进行电荷存储。MoS?写入晶体管的低关断电流（IOFF）有助于延长数据保握时刻，而硅读取晶体管提供了高运转电流和较高的逻辑兼容性。MoS?晶体管的栅极手脚写入字线（WWL），漏极手脚写入位线（WBL）。而硅晶体管负责读取操作，其漏极和源极分歧手脚读取字线（RWL）和读取位线（RBL）。与传统1T1C结构不同，该想象使得读取操作非残害性，不错在不纳闷存储节点（SN）电荷的情况下读取数据，具有相等进攻的应用有趣有趣。
图1(c)涌现了MoS?的拉曼光谱，其中在383.0 cm?1和407.0 cm?1刑事职守别出现了E1?g和A1g振动模式的特征峰，标明样品为双层MoS?（2L-MoS?）。图1(d)为2T-eDRAM的扫描电子显微镜（SEM）图像，展示了结构的合座布局。图1(e)和1(f)分歧为Si和MoS?区域的扫描透射电子显微镜（STEM）图像，这些图像了了地揭示了硅和MoS?晶体管的金属战争区域以及它们之间的阻拦层。图1(g)聚焦于图1(f)中的蓝色矩形区域，涌现了双层MoS?的层状结构。通过这些图像和表征，本文阐发了通过低温晶圆级MoS?升沉时候竣事的高质料堆叠，这为后续的高性能器件制造奠定了基础。
2.Si-MoS?器件与2T-eDRAM电气表征
图2. Si读取晶体管、MoS2写入晶体管和异质2T-eDRAM的电学性能。
图2展示了Si和MoS?晶体管以及异质2T-eDRAM的电气性能。图2(a)和2(b)分歧展示了Si和MoS?晶体管的升沉本性（ID-VG）和输出本性（ID-VD）。Si nFET在低漏源电压（VD=1V）下具有较低的关断电流；当漏源电压增多时，Si nFET阐扬出栅指导走电流（GIDL）。比较之下，MoS? FET在较高的漏源电压下仍然保握相等低的关断电流，远低于仪器测量的下限，标明MoS?晶体管具有极低的走电流。图2(c)对比了异质2T-eDRAM与传统AOS DRAM在读取晶体管的开启电流（ION_R）偏执与写入晶体管关断电流（IOFF_W）的比值。使用Si-MoS?结构，竣事了读取晶体管的ION_R为280μA（归一化到1μm的通谈长度和宽度）和ION_R/IOFF_W比值高达101?。这一性能显赫优于其他材料制成的DRAM，阐发了Si-MoS?异质结构在2T-eDRAM中的上风。图2(d)展示了2T-eDRAM的写入与读取操作的时序图，其中写入“1”操作通过在写入字线（WWL）和写入位线（WBL）上施加脉冲电压来进行。图2(e)涌现了读取操作时间IRBL（读取位线电流）与时刻的变化，考据了2T-eDRAM器件的功能。通过对IRBL的监测，不错检测到存储节点的景况，即数据是否已被得胜写入或读取。
Si-MoS? 2T-eDRAM的
数据保留和写入测试
图3. Si-MoS2异质2T-eDRAM具有万古刻数据保留和高速捕快的上风。
图3展示了Si-MoS? 2T-eDRAM的性能评估扫尾。图3(a)涌现了IRBL在写入“1”与写入“0”操作后的时刻变化，阐发了器件具有精湛的数据保握才调。写入“1”后，存储节点的电压（VSN）上涨，感应裕度达到35 μA/μm。图3(b)展示了IRBL随时刻变化的细节，标明逻辑“1”和“0”景况之间的电流差在3400秒后仍是能保握大于10%的各别。图3(c)展示了通过多项式拟合的VSN-IRBL关系，从中不错推导出存储节点电压（VSN）的变化趋势，进一步考据了数据保握性能。图3(d)涌现了2T-eDRAM的VSN随时刻的变化弧线，其中以0.1V的电压着落手脚失效方法，保握时刻超越1000秒。图3(e)展示了不同写入脉冲宽度（5ns到200ns）下IRBL的变化，标明较长的写入脉冲宽度有助于提高感应裕度。图3(f)进一步琢磨了写入脉冲时刻与IRBL变化之间的关系，标明脉冲时刻超越100ns时，IRBL变化趋于填塞。图3(g)展示了纯Si和纯MoS? 2T-eDRAM的性能比较，纯Si 2T-eDRAM由于高关断电流导致IRBL飞速着落到“0”景况，而纯MoS? 2T-eDRAM则阐扬出较长的保握时刻，但感应裕度较小。
4.单层MoS?提高数据保握时刻，并通过3D集成提高密度
图4. 2T-eDRAM的基准测试和应用后劲。
图4(a)展示了单层MoS?与双层MoS? FET的能带图，标明单层MoS?具有更宽的带隙，有助于减少亚阈值电流和隧穿电流，从而延长数据保握时刻。图4(b)展示了使用单层MoS?手脚写入晶体管沟谈材料的2T-eDRAM与双层MoS?的性能比较，单层MoS?显赫镌汰了关断电流，提高了数据保握时刻。补充图7展示了写入“1”操作后IRBL在较万古刻内的变化情况，阐发了使用1L-MoS?的eDRAM大致在更长的时刻内保握较高的IRBL各别，涌现出精湛的弥远褂讪性。图4(c)通过保握电压（Vhold）与保握时刻的关系，展示了单层MoS?手脚写入晶体管材料的上风。与传统eDRAM比较，单层MoS?显赫提高了数据保握时刻，残害了以往日候的瓶颈。图4(d)展示了3D堆叠异质2T-eDRAM的暗示图，其中MoS?写入晶体管被堆叠在硅读取晶体管上方。图4(e)和4(f)分歧为3D堆叠结构的STEM和SEM图像，涌现了与平面结构比较，3D结构的单位面积大大减少，进一步提高了集成密度。图4(g)展示了3D堆叠结构的IRBL随时刻的变化，阐发了该结构仍能保握较高的感应裕度，且IRBL各别在1000秒以上保握褂讪。
论断
该商榷后果展示了一个颠覆性的Si-MoS?异质2T-eDRAM，其中MoS?的较宽带隙和原子级厚度使得器件大致保握超低关断电流，而硅基读取晶体管的高运转电流大致保握高感应裕度。这么Si读取晶体管和MoS?写入晶体管的组合在数据保握、写入速率和感应裕度方面提供了全方向的显赫提高。2T-eDRAM大致在写入字线电压为0 V时将数据保握时刻延长至6000秒，超越传统的硅基DRAM多个数目级，同期兼具5纳秒的快速写入速率，透彻知足高算力的高层缓存应用的条款。该使命不仅为高密度DRAM的发展提供了新的念念路，还为其他异质集成的DRAM候选材料（如Si-2D和Si-AOS搀杂DRAM）提供了追究的参考和启示。
此外，该后果还展示了3D集成时候的上风，通过将MoS?写入晶体管堆叠在硅读取晶体管上，竣事了显赫的集成密度提高。通过这种堆叠模式，存储单位的面积得到了有用减少，从而进一步提高了存储密度，为畴昔高密度和低功耗、高性能eDRAM的应用提供了新的措置决策；况兼在高性能野心、大容量缓存和存算一体化（CIM）等应用规模中，也具有令东谈主期待的应用前程。
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